東芝、130nm以下のSoC向け設計プラットフォーム「UniversalArray」を開発

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DNニュース

2005年01月26日

東芝、130nm以下のSoC向け設計プラットフォーム「UniversalArray」を開発

　東芝は、130nmルール以下の製造プロセスを用いるシステム・オン・チップ（SoC）製品向けの設計プラットフォーム「UniversalArray」を開発した。UniversalArrayを使用すると、ロジック部の詳細レイアウト設計完了前に下地工程を始められ、回路設計完了から試作サンプル出荷までの期間を、同世代セルベースICの約半分に短縮できる。「従来のセルベースICの高集積・低消費電力という特性に、短い試作ターン・アラウンド・タイムという特性を加えた」（同社）。

　同プラットフォームは、セルベースICとほぼ同等の性能とチップ・サイズを実現しており、セルベースICとの共存によりSoC製品開発の幅広い対応が可能となる。品種展開や回路設計変更時のマスク作成層を削減することで、設計コストも減らせる。

　前世代エンベデッド・アレイ（180nm）に比べ、130nm世代向け「TC280ファミリー」では約2.5倍のゲート集積度、ゲート当たり約20％の高速化、ゲート当たり約50％の低消費電力化を実現した。90nm世代向け「TC300ファミリー」では、TC280ファミリーに対してさらに2倍の高集積化、20％の高速化、50％の低消費電力化が可能である。

　セル・ライブラリとして、コンパクトで自動論理合成に最適化したプリミティブ・セル400セル以上を用意している。SRAMコア、DRAMコア、搭載可能なIP、パッケージについては、TC280ファミリーで使用可能なものがすべて使える。

　同プラットフォームを用いたTC280ファミリーのサンプル出荷は、2005年第1四半期に開始する。TC300ファミリーについても受注を開始し、2005年第2四半期にサンプル出荷を始める。

　同社は、1月27日～28日にパシフィコ横浜（神奈川県横浜市）で開催されるEDSフェア2005で、UniversalArrayを展示する。

UniversalArray導入による開発期間短縮

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プレスリリース