NECとNECエレクトロニクスは、半導体加工の微細化に伴って起こるトランジスタ特性の不規則なばらつきを予測し、回路特性の安定性を量産前に見積もることができる「ばらつき考慮歩留まり予測」が可能なシミュレーション技術を開発した。今後は国家プロジェクト「MIRAI」との連携を強化して、ばらつき抑制に有効な製造プロセスの開発を進める。

　集積回路を構成する単体のトランジスタがシリコン原子間隔の数百倍以下に微細化されると、電極を形成するイオン注入のための不純物の量が格段に少なくなり、セル中の個々の不純物の位置と数がトランジスタ特性に強く影響することになる。そのため、電極形状の不規則なばらつきが回路動作の安定度や LSIの歩留まりの低下につながることが懸念されており、特性のばらつきを詳細に把握してその影響を吸収できるように設計を最適化する方法が求められていた。

　NECが開発した「原子レベル製造プロセス・デバイス動作シミュレーション」は、個々のセルに導入される不純物原子の位置と数を求め、それに依存する電位分布から電子の運動を計算しデバイス特性を高精度に算出することができる。この計算結果を回路を構成するトランジスタに流れる電流を電圧の関数として数式でモデル化する「回路シミュレーション用トランジスタモデル」に適用し、電圧と電流の連立方程式を高速計算することにより、実際の製造条件下におけるデバイスに対するばらつきの影響を把握できるようにした。そしてこれらの組み合わせにより、素子構造設計段階および回路設計段階での「ばらつき考慮歩留まり予測」が充分可能であることを実証した。